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    一種壓控延遲電路及其共模補償方法，其方法包括利用以偏壓電流偏壓之一組差動電晶體放大一差動輸入信號以產生一差動輸出信號；以第一量改變偏壓電流以改變差動電晶體的電路延遲；藉由使用一電流鏡產生一第一補償電流和一第二補償電流，致使第一補償電流和第二補償電流的總和為實質上等於第一量之一第二量；將第一補償電流經由一第一耦合電阻注入至差動輸出信號的第一端；以及將第二補償電流經由一第二耦合電阻注入至差動輸出信號的第二端。
    公开号:TW201318333A
    申请号:TW101139343
    申请日:2012-10-24
    公开日:2013-05-01
    发明作者:Chia Liang Lin
    申请人:Realtek Semiconductor Corp；
    IPC主号:H03L7-00
    专利说明:
    壓控延遲電路及其共模補償方法
    本發明是關於一種壓控延遲電路的裝置及方法，特別是關於一種壓控延遲電路及其共模補償方法。
    壓控延遲電路(Voltage controlled delay circuits；VCDC)廣泛地使用在各種應用，例如：環形振盪器(ring oscillator)和延遲鎖相迴路(delay lock loop)等。其中，令人關注的特殊應用是壓控環形振盪器。壓控環形振盪器具有架構在環形組態的複數級的VCDC及由輸入到輸出的電路延遲。其中，每一級的VCDC接收來自前級的輸入並且輸出一輸出給下一級，並且由控制電壓控制由輸入到輸出的電路延遲。第1圖是3階壓控環形振盪器100的示意圖。參照第1圖，3階壓控環形振盪器100包括三個VCDC 110、120、130、輸入、輸出及由輸入到輸出的電路延遲。每個VCDC架構在一差動電路拓墣，且具有第一輸入端(正端)Vi+、第二輸入端(負端)Vi-、第一輸出端(正端)Vo+、第二輸出端(負端)Vo-和控制端TC。此輸入定義為在第一輸入端(正端)Vi+和第二輸入端(負端)Vi-之間的壓差。此輸出定義為在第一輸出端(正端)Vo+和第二輸出端(負端)Vo-之間的壓差。由輸入到輸出的電路延遲是由施加在控制端TC的控制電壓VCTL所控制。控制電壓VCTL是施加給所有VCDC 110、120、130。並且，控制電壓VCTL決定三個VCDC 110、120、130的電路延遲，因而決定3階壓控環形振盪器100的振盪頻率。
    有許多電路適用於實現壓控延遲電路。一特別令人關注的電路是CML(current-mode logic；電流模態邏輯)放大器200，如第2圖所示。CML放大器200包括一電流源210、一差動對220和一負載230。電流源210包括NMOS(n-type metal-oxide semiconductor；N型金氧半導體)電晶體211。差動對220包括NMOS電晶體221、222。負載230包括電阻231、232。於此，VDD表示供電端。CML放大器200是在習知技術中熟知的，並且為本領域之技術人員所熟知，故於此不再贅述。在控制端TC的高電壓導致較高的偏壓電流Ib，其起因於延遲電路的較短的電路延遲，進而導致環形振盪器的較高振盪頻率。然而，CML放大器200有個問題，其輸出的共模電壓決定在偏壓電流Ib，因此當控制電壓改變時，輸出的共模電壓也會跟著改變。在許多應用中，共模電壓最好能不管控制電壓的變化而維持實質上相同
    當控制電壓改變時，具有實質上固定之共模電壓之輸出的壓控延遲電路是令人期望的。
    在一實施例中，壓控延遲電路包括：一第一電流源、一第二電流源、一差動對、一信號輸出端、一第一供電端、一負載電路、一電流鏡以及一對耦合電阻。
    第一電流源用以依照一第一偏壓輸出一第一電流，而第二電流源用以依照一控制電壓輸出一第二電流。差動對用以在一偏壓電流的偏壓下依照一差動輸入信號輸出一差動輸出信號。其中，偏壓電流包括第一電流和第二電流的結合。信號輸出端用以輸出差動輸出信號。第一供電端用以提供一第一供電電壓。負載電路耦接在第一供電端與信號輸出端之間。電流鏡用以在一第二供電電壓的供電下，依照控制電壓輸出一第三電流和一第四電流。此對耦合電阻用以分別將第三電流和第四電流耦接至信號輸出端的正端和負端。
    在另一實施例中，壓控延遲電路的共模補償方法包括：依照一第一偏壓產生一第一電流；依照一控制電壓產生一第二電流；響應一偏壓電流而放大一差動輸入信號以產生一差動輸出信號；使用一負載電路提供差動輸出信號至一第一供電電壓之間的壓降；使用一電流鏡在一第二供電電壓的供電下依照控制電壓產生一第三電流和一第四電流；以及經由一對耦合電阻提供第三電流和第四電流至差動輸出信號。其中，偏壓電流包括第一電流和第二電流的結合。
    在又一實施例中，壓控延遲電路的共模補償方法包括：以一偏壓電流偏壓一差動電晶體以放大一差動輸入信號而產生一差動輸出信號；以一第一量改變偏壓電流以改變差動電晶體的一電路延遲；使用一電流鏡產生一第一補償電流和一第二補償電流；將第一補償電流經由一第一耦合電阻注入至差動輸出信號的第一端；以及將第二補償電流經由一第二耦合電阻注入至差動輸出信號的第二端。
    以下將參考顯示本發明具體實施例之附圖詳細描述。這些實施例描述足夠詳細以致使此領域熟悉此技藝者實現這些和其他實施例。當一些實施例與一個或多個實施例結合以形成新實施例時。各種實施例之間不需相互排斥。因此，以下詳細說明並無限制之用意，而是說明之用意。
    以下述及之「第一」、「第二」、「第三」、「第四」、「第五」、「第六」、「第七」等術語，其係用以區別所指之元件，而非用以排序或限定所指元件之差異性，且亦非用以限制本發明之範圍。
    第3A圖是根據本發明一實施例之壓控延遲電路(Voltage controlled delay circuits；VCDC)300A的示意圖。參照第3圖，VCDC 300A包括一第一電流源310、第二電流源340、一差動對320、一負載電路330、一電流鏡350以及一對耦合電阻361、362。
    第一電流源310的第一端耦接至接地，並且第一電流源310的第二端耦接至差動對320的一對第一端。第一電流源310的控制端用以接收第一偏壓VB。第二電流源340的第一端耦接至接地，並且第二電流源340的第二端耦接至差動對320的一對第一端。第二電流源340的控制端用以接收控制電壓VC。
    差動對320的一對第二端分別耦接至一對信號輸出端(正端Vo+和負端Vo-)，並且差動對320的一對控制端分別耦接至一對信號輸入端(正端Vi+和負端Vi-)。負載電路330耦接在第一供電端(其用以提供第一供電電壓VDD1)與信號輸出端(正端Vo+和負端Vo-)之間。電流鏡350分別經由耦合電阻361、362耦接在信號輸出端。
    第一電流源310包括一第一NMOS(n-type metal-oxide semiconductor；N型金氧半導體)電晶體311，且此第一NMOS電晶體311用以接收一第一偏壓VB並輸出第一電流I1。第二電流源340包括一第二NMOS電晶體341，且此第二NMOS電晶體341用以接收一控制電壓VC並輸出第二電流I2。
    差動對320包括一第三NMOS電晶體321和一第四NMOS電晶體322。第三NMOS電晶體321和第四NMOS電晶體322是由偏壓電流給偏壓，且偏壓電流包括第一電流I1和第二電流I2的結合。第三NMOS電晶體321和第四NMOS電晶體322用以接收具有正端Vi+和負端Vi-之一差動輸入信號，並輸出具有正端Vo+和負端Vo-之一差動輸出信號。
    負載電路330包括一對上拉電阻(pull-up resistor)331、332，並用以將差動對320的輸出(即，信號輸出端)耦合至一第一供電電壓VDD1。
    電流鏡350由第二供電電壓VDD2供電，並用以接收控制電壓VC及輸出第三電流I3和第四電流I4。
    耦合電阻361將第三電流I3耦合至差動對320的輸出的負端Vo-，而耦合電阻362將第四電流I4耦合至差動對320的輸出的正端Vo+。
    電流鏡350包括一第五NMOS電晶體351、一第六NMOS電晶體352、一第一PMOS(p-type metal-oxide semiconductor；P型金氧半導體)電晶體353、一第二PMOS電晶體354以及第三PMOS電晶體355。
    第五NMOS電晶體351的第一端耦接至接地、第五NMOS電晶體351的第二端耦接至第六NMOS電晶體352的第一端、而第五NMOS電晶體351的控制端耦接控制電壓VC。
    第六NMOS電晶體352的第二端耦接至第一PMOS電晶體353的第二端和控制端以及第二PMOS電晶體354和第三PMOS電晶體355的控制端。第一PMOS電晶體353的第一端、第二PMOS電晶體354的第一端和第三PMOS電晶體355的第一端接至第二供電端(其用以提供第二供電電壓VDD2)。
    第二PMOS電晶體354的第二端耦接至耦合電阻361，而第三PMOS電晶體355的第二端耦接至耦合電阻362。
    第五NMOS電晶體351用以接收控制電壓VC並輸出一第五電流I5。第六NMOS電晶體352架構在串疊組態(cascode topology)並具有一閘極端耦接第二偏壓VA。第六NMOS電晶體352用以接收第五電流I5並輸出一第六電流I6。第一PMOS電晶體353架構在二極體連接式組態(diode-connected topology)，並用以接收第六電流I6和建立一映射控制電壓VM。第二PMOS電晶體354用以依照映射控制電壓VM輸出第三電流I3。第三PMOS電晶體355用以依照映射控制電壓VM輸出第四電流I4。VCDC 300A的原理說明如下。
    若移除第二電流源340、電流鏡350以及耦合電阻361、362，VCDC 300A則只具有第一電流源310、差動對320和負載電路330，且VCDC 300A會變成習知技術熟知的CML(common-mode logic；電流模態邏輯)放大器；於此，差動輸出信號(Vo)的共模電壓約等於：VDD1-I1．R/2。其中，R為上拉電阻331的阻值，且上拉電阻331與上拉電阻332具有相同阻值。藉由利用由控制電壓VC控制之第二電流源340提供額外電流(即第二電流I2)給差動對320而使差動對320加速，因而依照控制電壓VC縮短電路延遲。此時，電流鏡350用以將第三電流I3和第四電流I4注入至差動對320的二輸出端(即正端Vo+和負端Vo-)，致使第三電流I3和第四電流I4兩者約等於第二電流I2的一半(I2/2)；因此藉由第三電流I3和第四電流I4大約補償提供給差動對320的額外電流，並且縱使第二電流I2提供給差動對320的第二電流I2並導致電路延遲的減少，差動輸出信號(Vo)的共模電壓仍維持在約等於：VDD1-I1．R/2。電流鏡350的體現，以致使第三電流I3和第四電流I4兩者約等於第二電流I2的一半(I2/2)。電流鏡350的原理說明如下。
    在給予閘源極電壓(gate-to-source voltage)的情況下，在NMOS電晶體的汲極端的輸出電流約正比於NMOS電晶體的寬長比。使第二NMOS電晶體341和第五NMOS電晶體351的寬長比分別為a1和a2，並且使第一PMOS電晶體353、第二PMOS電晶體354以及第三PMOS電晶體355的寬長比分別為a3、a4和a5。由於第二NMOS電晶體341和第五NMOS電晶體351具有相同的閘源極電壓(即控制電壓VC)，因此第二電流I2和第五電流I5分別約正比於a1和a2。因此，得到關係式：
    第六NMOS電晶體352是用以減少第五NMOS電晶體351的通道長度調變效應(channel length modulation)的一串疊裝置。第六電流I6約等於第五電流I5，因此得到關係式：
    由於第一PMOS電晶體353、第二PMOS電晶體354以及第三PMOS電晶體355具有共閘源極電壓，即VM-VDD2，因此第六電流I6、第三電流I3和第四電流I4分別約正比於a3、a4和a5。因此得到關係式：和
    因此，只要選擇滿足下列關係式(1)和關係式(2)的a1、a2、a3、a4和a5，則可使第三電流I3和第四電流I4約等於I2/2。
    (a2/a1)．(a4/a3)=1/2 (1)
    (a2/a1)．(a5/a3)=1/2 (2)
    耦合電阻361、362的使用，致使減輕電流鏡350對差動對320的負載。耦合電阻361、362的阻值需實質上高於上拉電阻331、332，致使就考量於差動對320的負載效應而言，上拉電阻331、332支配耦合電阻361、362。然而，耦合電阻361(耦合電阻362)引發正比於第三電流I3(第四電流I4)的大小的壓降。電流鏡350需能支援高於共模電壓加上壓降之目標輸出的電壓。基於此理由，電流鏡350是由高於第一供電電壓VDD1的第二供電電壓VDD2供電。
    VCDC 300B的另一實施例如第3B圖所示。除了第二PMOS電晶體354以及第三PMOS電晶體355以PMOS電晶體356取代以輸出一第七電流I7給電路節點357，VCDC 300B的另一實施例類似於第3A圖所示之VCDC 300A的實施例。其中，第七電流I7分成第三電流I3和第四電流I4。在此實施例中，PMOS電晶體356的寬長比約等於第3A圖中之第二PMOS電晶體354和第三PMOS電晶體355的寬長比的總合，致使第七電流I7的大小約等於第二電流I2。注意若把第二PMOS電晶體354的汲極端連結(tied)至第三PMOS電晶體355的汲極端，VCDC 300B功能等效於VCDC 300A。
    雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何此領域熟悉此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100‧‧‧壓控環形振盪器
    110‧‧‧VCDC
    120‧‧‧VCDC
    130‧‧‧VCDC
    200‧‧‧CML放大器
    210‧‧‧電流源
    220‧‧‧差動對
    230‧‧‧負載
    211‧‧‧NMOS電晶體
    221‧‧‧NMOS電晶體
    222‧‧‧NMOS電晶體
    231‧‧‧電阻
    232‧‧‧電阻
    300A‧‧‧壓控延遲電路
    300B‧‧‧壓控延遲電路
    310‧‧‧第一電流源
    311‧‧‧第一NMOS電晶體
    320‧‧‧差動對
    321‧‧‧第三NMOS電晶體
    322‧‧‧第四NMOS電晶體
    330‧‧‧負載電路
    331‧‧‧上拉電阻
    332‧‧‧上拉電阻
    340‧‧‧第二電流源
    341‧‧‧第二NMOS電晶體
    350‧‧‧電流鏡
    351‧‧‧第五NMOS電晶體
    352‧‧‧第六NMOS電晶體
    353‧‧‧第一PMOS電晶體
    354‧‧‧第二PMOS電晶體
    355‧‧‧第三PMOS電晶體
    356‧‧‧PMOS電晶體
    357‧‧‧電路節點
    361‧‧‧耦合電阻
    362‧‧‧耦合電阻
    Vi+‧‧‧正端
    Vi-‧‧‧負端
    Vo+‧‧‧正端
    Vo-‧‧‧負端
    VCTL‧‧‧控制電壓
    TC‧‧‧控制端
    Ib‧‧‧偏壓電流
    VDD‧‧‧供電端
    VDD1‧‧‧第一供電電壓
    VDD2‧‧‧第二供電電壓
    VC‧‧‧控制電壓
    VB‧‧‧第一偏壓
    VA‧‧‧第二偏壓
    VM‧‧‧映射控制電壓
    I1‧‧‧第一電流
    I2‧‧‧第二電流
    I3‧‧‧第三電流
    I4‧‧‧第四電流
    I5‧‧‧第五電流
    I6‧‧‧第六電流
    I7‧‧‧第七電流
    第1圖是壓控環形振盪器的示意圖。
    第2圖是CML(current-mode logic；電流模態邏輯)放大器的示意圖。
    第3A圖是根據本發明一實施例之壓控延遲電路(Voltage controlled delay circuits；VCDC)的示意圖。
    第3B圖是根據本發明另一實施例之壓控延遲電路的示意圖。
    300A‧‧‧壓控延遲電路
    310‧‧‧第一電流源
    311‧‧‧第一NMOS電晶體
    320‧‧‧差動對
    321‧‧‧第三NMOS電晶體
    322‧‧‧第四NMOS電晶體
    330‧‧‧負載電路
    331‧‧‧上拉電阻
    332‧‧‧上拉電阻
    340‧‧‧第二電流源
    341‧‧‧第二NMOS電晶體
    350‧‧‧電流鏡
    351‧‧‧第五NMOS電晶體
    352‧‧‧第六NMOS電晶體
    353‧‧‧第一PMOS電晶體
    354‧‧‧第二PMOS電晶體
    355‧‧‧第三PMOS電晶體
    361‧‧‧耦合電阻
    362‧‧‧耦合電阻
    Vi+‧‧‧正端
    Vi-‧‧‧負端
    Vo+‧‧‧正端
    Vo-‧‧‧負端
    VDD1‧‧‧第一供電電壓
    VDD2‧‧‧第二供電電壓
    VC‧‧‧控制電壓
    VB‧‧‧第一偏壓
    VA‧‧‧第二偏壓
    VM‧‧‧映射控制電壓
    I1‧‧‧第一電流
    I2‧‧‧第二電流
    I3‧‧‧第三電流
    I4‧‧‧第四電流
    I5‧‧‧第五電流
    I6‧‧‧第六電流
    权利要求:
    Claims (18)
    [1] 一種壓控延遲電路，包括：一第一電流源，用以依照一第一偏壓輸出一第一電流；一第二電流源，用以依照一控制電壓輸出一第二電流；一差動對，用以在一偏壓電流的偏壓下依照一差動輸入信號輸出一差動輸出信號，其中該偏壓電流包括該第一電流和該第二電流的結合；一信號輸出端，用以輸出該差動輸出信號；一第一供電端，用以提供一第一供電電壓；一負載電路，耦接在該第一供電端與該信號輸出端之間；一電流鏡，用以在一第二供電電壓的供電下，依照該控制電壓提供一第三電流和一第四電流；以及一對耦合電阻，用以分別將該第三電流和該第四電流耦接至該信號輸出端的正端和負端。
    [2] 如請求項1所述之壓控延遲電路，其中該第二供電電壓是高於該第一供電電壓。
    [3] 如請求項1所述之壓控延遲電路，其中該對耦合電阻的阻值是實質上高於該負載電路的阻值。
    [4] 如請求項1所述之壓控延遲電路，其中該電流鏡包括：一第三電流源，用以依照該控制電壓輸出一第五電流；一第一電晶體，架構在一串疊組態，用以根據該第五電流輸出一第六電流；一第二電晶體，架構在一二極體連接式組態，用以接收該第六電流並建立一映射控制電壓；一第三電晶體，用以依照該映射控制電壓輸出該第三電流；以及一第四電晶體，用以依照該映射控制電壓輸出該第四電流。
    [5] 如請求項4所述之壓控延遲電路，其中該第三電晶體的汲極端是連結至該第四電晶體的汲極端。
    [6] 如請求項1所述之壓控延遲電路，其中該電流鏡包括：一第三電流源，用以依照該控制電壓輸出一第五電流；一第一電晶體，架構在一串疊組態，用以根據該第五電流輸出一第六電流；一第二電晶體，架構在一二極體連接式組態，用以接收該第六電流並建立一映射控制電壓；以及一第三電晶體，用以依照該映射控制電壓輸出該第三電流及該第四電流。
    [7] 如請求項1-6中所述之任一項所述之壓控延遲電路，其中該第三電流和該第四電流的總和是約等於該第二電流的大小。
    [8] 如請求項1所述之壓控延遲電路，其中該負載電路包括一對上拉電阻，分別耦接至該信號輸出端的該正端和該負端。
    [9] 一種壓控延遲電路的共模補償方法，包括：依照一第一偏壓產生一第一電流；依照一控制電壓產生一第二電流；響應一偏壓電流而放大一差動輸入信號以產生一差動輸出信號，其中該偏壓電流包括該第一電流和該第二電流的結合；使用一負載電路提供該差動輸出信號與一第一供電電壓之間的壓降；使用一電流鏡在一第二供電電壓的供電下依照該控制電壓產生一第三電流和一第四電流；以及經由一對耦合電阻提供該第三電流和該第四電流至該差動輸出信號。
    [10] 如請求項9所述之壓控延遲電路的共模補償方法，其中該第二供電電壓是高於該第一供電電壓。
    [11] 如請求項9所述之壓控延遲電路的共模補償方法，其中該對耦合電阻的阻值是實質上高於該負載電路的阻值。
    [12] 如請求項9所述之壓控延遲電路的共模補償方法，其中該第三電流和該第四電流的產生步驟包括：依照該控制電壓輸出一第五電流；利用一電晶體串疊組態根據該第五電流輸出一第六電流；在該第二供電電壓的供電下，利用一二極體連接式組態接收該第六電流並建立一映射控制電壓；在該第二供電電壓的供電下依照該映射控制電壓輸出該第三電流；以及在該第二供電電壓的供電下依照該映射控制電壓輸出該第四電流。
    [13] 如請求項12所述之壓控延遲電路的共模補償方法，其中該第三電流和該第四電流是從二電晶體之共汲極端輸出。
    [14] 如請求項12所述之壓控延遲電路的共模補償方法，其中該第三電流和該第四電流分別從二電晶體輸出。
    [15] 如請求項9-14中所述之任一項所述之壓控延遲電路的共模補償方法，其中該第三電流和該第四電流的總和是約等於該第二電流的大小。
    [16] 一種壓控延遲電路的共模補償方法，包括：以一偏壓電流偏壓一差動電晶體以放大一差動輸入信號而產生一差動輸出信號；以一第一量改變該偏壓電流以改變該差動電晶體的一電路延遲；使用一電流鏡產生一第一補償電流和一第二補償電流，致使該第一補償電流和該第二補償電流的總和為一第二量，且該第二量實質上等於該第一量；將該第一補償電流經由一第一耦合電阻注入至該差動輸出信號的第一端；以及將該第二補償電流經由一第二耦合電阻注入至該差動輸出信號的第二端。
    [17] 如請求項16所述之壓控延遲電路的共模補償方法，更包括：提供一供電電壓以映射一第一電流和一第二電流，致使跨過該第一耦合電阻和該第二耦合電阻中之一的一壓降不高於該第一補償電流和該第二補償電流中之一的注入。
    [18] 如請求項16所述之壓控延遲電路的共模補償方法，其中該第一耦合電阻具有致使該第一補償電流的注入步驟減緩一差動對的電路速度之阻值，以及該第二耦合電阻具有致使該第二補償電流的注入步驟實質上不減緩該差動對的該電路速度之阻值。
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    同族专利:
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    法律状态:
    优先权:
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